X-FESTA行ってきました
X-Festa行ってきました。
このセミナーは、非常に得るものが多かったです。
AVNETの中の人にもいろいろお会いすることができ、懇親会ではちゃっかりと各社の人に名刺を配ることができました。
何が良かったかっていうと、各社が出しているFPGAデバッグツールの原理を知ることができたこと。デモンストレーションの内容や、ちょっと話を聞いた内容から、だいたいの原理が推測できました。
魔法のように見えるデバッグツールでも、その原理は難しいものではないのですね。
Coregenのメモリコントローラ自動作成って凄いですね。
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コメント
こんにちは。
私も昨日行ってきました。
アジ○○トさんのツールはMUXのコアを入れるので、波形を確認するのにもFPGA内の遅延の影響を受けてしまうのではないかと思いながら聞いていました。
投稿: marsee | 2007.06.14 11:11
こんにちは。
marseeさんらしき人を見かけました。
>アジ○○トさんのツールはMUXのコアを入れるので、波形を確認するのにもFPGA内の遅延の影響を受けてしまうのではないかと思いながら聞いていました。
するどいですね。実際どうなんでしょうか。
もう一社さんのデバッグツールも、配線プロセスをやりなおして目的の信号を外部ピンに出すわけですから、同じように遅延の影響を受けそうですね。
Virtex系ならFPGA内の配線は多くても1～2ns程度でしょうから、見れないよりは良いかなと。
遅延レポートから得られた遅延時間をロジアナでサンプリングした時刻に加算するとか、FPGA内にミアンダ配線を構築して遅延をそろえるといった技術を開発すれば特許ネタになりそうですね。
投稿: なひたふ | 2007.06.14 11:19
結構、Virtex2-6000とかだと遅延が最大6nsとかになりそうです。（スピードバージョンにもよりますが。。。）
私としては、もう少し進めて、遅延レポートから得られた遅延時間を実チップの実力値係数と掛けて、それをロジアナで補正して見せてほしいです。（そうでないと高分解能で見る意味がない）
うちでは、実際にFPGAから出力する複数の外部デバイス用クロックの位相を合わせるために、V2proの実力値を計算して、補正しているつもりです。
投稿: marsee | 2007.06.14 13:23
V2の6000とは大きいですね・・
論理合成に時間がかかりそうで、デバッグが大変そうです。
LUTを通さないで配線リソースだけでも6nsにもなりますか？
その補正の仕方とかにノウハウがありそうですので、特許になるかもしれませんね。
投稿: なひたふ | 2007.06.14 14:29
V2-3000－4ですが、こんな感じです。
http://marsee101.blog19.fc2.com/blog-entry-110.html
補正の仕方は、こんな感じです。
http://marsee101.blog19.fc2.com/blog-entry-314.html
本当に荒い見積もりですが、今のところ周波数も低いのでいけています。特許というほどのものではありません。
ほかの誰かが、特許を取ってしまって使えなくならないのであればそれで良いです。
でも、実チップの性能を効率よく把握して、測定や設計に生かせる方法を確立できれば良いですね。特に高速信号処理には必要ですね。
投稿: marsee | 2007.06.14 15:20