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2008.11.10

PCI Expressの基板を出図

今日、この基板の設計が終わり、P板に出図しました。

Np1025_1
順調にいっても来週月曜日の出荷なので、ちょっとET2008には間に合わなさそうです。
今回はP板の4層設計ルールの限界に挑んでみたので、順調に製造が進むことを願うのみです。

部品面のパターンはこのような感じです。
Np1025_2

一番苦労したのは内層VCCのレイアウトでした。(↓の図)
DDR2メモリは1.8V、PHYは1.5V、汎用IOは3.3V、SSTL1.8のVref0.9V、そのほかSpartan3Eのコア電源1.2VとAUX電源2.5Vも必要です。ただし、2.5Vと0.9Vはほとんど電流が流れません。
これら5種類の電源を1層に押し込んだため、内層のVCCプレーンがぶちぶちです。
Np1025_3

多層基板では、内層とつながないビアの周りにはクリアランスが必要です。P板の場合は0.5mmあるいは0.4mm以上必要なので、1mm間隔でビアを並べるとこの内層クリアランスによって内層が分断されてしまいます。

また、内層をつなぐビアは、内層サーマルというもの(↓の図のようなパターン)でつなぐのですが、
  ■
■○■
  ■
これがまた厄介です。内層サーマルは銅箔のある部分を減らして熱の逃げを防ぐものだそうですが、つながるはずのパターンまで切れてしまうのです。
細かい基板では、この内層クリアランスやサーマルパターンがかなり邪魔をします。
おそらく、0.5mmという値は多層基板を張り合わせる際のずれを許容するためなのでしょう。


結局、この基板の設計に100時間以上を費やしてしまいました。とほほ・・
でも、一度自分でBGAの基板設計をやってみるのは悪いことではないと思います。
全部基板屋さんに設計をお願いしていると、BGAの配線の勘所のようなものが身につきません。
今回、自分で苦労してパターンを考えたことで、よりよいFPGAのピン配置や部品の配置などが体得できました。
なので、よい経験でした。

今回痛感したことは
・Spartan3E 256ピンBGAの基板設計は、4層でもできるが、かなりきつい
・4層基板では信号層に部品が載るので、配線領域は意外と少ない。
・4層で苦労するならば6層にしたほうがずっと良い
・しかし、6層でも
(1) 部品面
(2) GND
(3) 信号面
(4) VCC1 or 信号層
(5) VCC2 or GND
(6) 半田面
 という層構成になるのであまり楽ではない。8層にしないと本格的に楽にはならなそう。

ということです。

さて、気を取り直してET2008への出展物の準備をはじめるとしましょう。

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