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2017.05.27

TIのフォーラムにADS54J60のことを投稿してみた

1Gspsの高速ADC「ADS54J60」で得られた出力コードのヒストグラムが櫛形になるので、TIのフォーラムに質問を投げてみました。

質問内容はだいたいこんな感じです。


以下のようなボードを作った。JESD204Bはうまくいっている。

Myboard

入力をゼロにしたときのヒストグラムが4個の1個の櫛形になってしまう。

Histogram

ADS54J60のデータシートのFig60によると、データパスが14bitと書かれている。このADCは14bitの精度しかないということはないか?

Fig60

なお、設定条件は、LMFS=4211、K=16、N=5、SYSREF=1.953125MHz ( = 1GHz / 32 / 16)である。


というものでした。

すると、TIのエンジニアから返事が来ました。

fig60は誤植であって本当は16bitある。DCオフセットエンジンの働きによってDCレベルを自動的に調整しようとするため、このような結果になる。添付の資料を読んでDC補正を無効にしてみてくれ。

という内容でした。

DC補正というのはデータシートには載っていない内容で、つまり、

  • 1GspsのADCは、250MHzサンプリングのADCコアを4つ並べて作っている
  • 4つのADCコアのDCレベルが異なるとfs/4やfs/2のところでスプリアスが出る
  • そうならないように4つのADCのオフセットを自動的に調整している

ということだそうです。添付資料にはデータシートには載っていないレジスタ設定が書かれていました。

裏レジスタ キタ━━━━(゚∀゚)━━━━!!

せっかく教えてもらったので、補正をわざとずらしたり無効にしたりしてみたのですが、どうもこれも違うようです。

もし、DC補正の問題であれば、時間軸でみて

↑___↑___↑___↑___↑___

みたいな櫛形になるはずで、私が困っているヒストグラムでの櫛形にはならないでしょう。いろいろレジスタをいじってみて、教えてもらったDC補正とは関係ないという結論に達しました。

そこで、次の質問を投げました。


DC補正の動作は理解したし、テストしたが正しく動いていた。私の関心ごとは時間軸で櫛形になることではなく、ヒストグラムがくし形になることだ。

DC補正の実験を通じて大きなヒントを得た。各チャネル4つのADCコアをA1 A2 A3 A4 B1 B2 B3 B4と呼ぶことにする。

Adcs

8つのADCコアでそれぞれのヒストグラムを作ってみた。

8core

このうち、A1とB1、つまり先頭のコアとそれ以外に分けてみる。

先頭の2つのコアのヒストグラムを見るとLSBが"01"になっている値しか出ていないので櫛形になっている。14bitの精度しかない。

2core

残りの6つのコアは16bitの精度があるヒストグラムになっている。

6cores

なぜ先頭の2つのADCコアだけ分解能が低いのか?

という内容でした。

つまり、4つのADCコアのうちの1個が14bit精度しかないから、全部をくっつけてヒストグラムをとると櫛形になってしまいます。稀に15bitになる場合もありますが、14bitしか出ないことのほうが多いようです。

まだ回答はありません。きっと月曜日の夜に来るでしょう。

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