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2018.07.26

JTAGチャレンジ基板の設計再開

設計ミスをわざと作りこんだ「JTAGチャレンジ基板」の配線を再開しました。

この基板は、わざと間違いを作りこんだ基板をJTAGでデバッグして、いかに早く動くようにできるかという、一種のエクストリームな競技デバッグ(?)のための基板です。

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JTAGでできることの全部が詰め込まれています。

RX62NマイコンがUSB-JTAG変換をしてSpartan-7とMAX10とLPC11U35マイコンをJTAGでデバッグします。Flash ROMやDDR3 SDRAM、シリアルADCなど面白い部品が満載です。

単純そうに見えて実は6層基板。FPGAやSDRAMはBGAパッケージだし、配線は主に内層を通すので、オシロではプローブできません。Spartan-7とMAX10がチェーンでつながっているからFPGAメーカのデバッグツールも使えない。という、たいへん鬼畜な仕様になっています。

DR3 SDRAMとSpartan-7の配線は、大変かなと思って二の足を踏んでいたけど、やってみたら結構楽に引けました。

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とりあえず、DDR3の配線ができた状態。

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そして、FPGAとつないだ状態です。

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このDDR3の配線、全部内層(茶色)を通したからオシロじゃ見えません。

終端抵抗とViaがあるのは、せめてもの優しさといえるでしょう。

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その次はパラレルフラッシュとの接続ですが、DDR3よりもこっちのほうが疲れたかもしれません。42本もあります。電源ピンが1個しかないし、20年前はみんな、こんなのでも動いていたんですね。

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