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2019.03.05

ZYNQ用DDR3メモリの配線戦略

ZYNQ7000シリーズ、484ピンの基板を設計していて、DDR3メモリのデータバスを引いたところで行き詰まってしまいました。

ZYNQの484ピンでは、RASやCASといった制御線と、BAやADDRといったアドレス線はFPGAの内側のほうから出ています。

これに対して、DDR3メモリのピン配置はデータ、データ、RAS,CAS、ADDRという順に並んでいるので、データバス同士を内側に向けた配置がベストと思われます。そうすると、データバスが表面の1層だけでほぼ直結できるからです。

Zynq_ddr3_strt

アドレス線と制御線はFPGAの奥のほうのパッドから出ているのでViaを使うのが必須となります。必然的に内層を通ることになります。

ここで、データバスの先にあるDDR3の制御線に配線するときに上から通すか、下から通すかという選択を迫られることになります。真ん中から通すという選択肢はありません。

次の図のように上から通した場合、RAS,CASなどの制御線はある程度右に出てから上に行って右折してDDR3メモリに到達しますが、どうしてもアドレス線とクロスしてしまいます。内層でクロスするとViaがさらに必要になり、配線は困難となります。

これで行き詰まってしまいました。

下から通すと内層の配線はクロスせずにDDR3まで到達できそうです。

Zynq_ddr3_strt2

実際にやってみると、うまく配線できました。

Ddr3_all

この配線がどうなっているか、層ごとに分解してみてみましょう。

まずTOP層。ほとんどがデータバスで占められています。

Ddr3_top

次は内層1。

下から回って北上していますね。

Ddr3_l1

 

次は内層2。

これも内層1とだいたい同じような傾向です。

Ddr3_l2

 

最後は半田面。

バイパスコンデンサと電源の配線があり、たまに配線がある程度です。

Ddr3_bot

このように4層+電源2層で引くことができました。

全体として見れば、DDR3メモリの下に何もない部分ができてしまい勿体ないので、あと1cm下に、DDR3の塊を下げたいなと思います。

Zynq_ddr3_2

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コメント

DDR3メモリの配線について、ここまで詳しく解説してくださりありがとうござます。(しかも無料で!)
私は趣味で484ピンZYNQ7020+DDR3ボードを製作したことがあるのですが、その際にはこのブログがとても参考になりました。学生の趣味にしては予算がかかりすぎるものなので、実用的で具体的な記事の数々は本当に助かりました。重ねてお礼申し上げます。
1つ質問なのですが、基板のレイヤー構成は[TOP/電源/L1/L2/GND/BOTTOM]でしょうか?不躾であることは承知ですが、もし公開して頂けるようでしたら是非ご教示ください。

投稿: 谷崎礼治 | 2019.03.06 10:56

趣味でボード製作とはすごいですね。
6層板の場合、第2層をGNDとしています。

なぜならば、TOP層は見やすいのでマイクロストリップラインを構成することが多く、その参照プレーンとなるGNDが2層にあったほうがいいからです。
VCCを参照プレーンにすることもできますが、あまり気持ちのいいものではありません。それにVCCは分割されます。

GNDをL5にすると、L6にマイクロストリップラインを構成することになりますが、L6はパスコンなど障害物が多く引きにくくなります。

そういうわけでL2をGNDにしています。

投稿: なひたふ | 2019.03.09 07:16

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