« Spartan-7ボードの設計を再開します | トップページ | Spartan-7のMIGの配線を検証する »

2019.12.11

Spartan-7とDDR3Lの配線

Spartan-7とDDR3Lの配線が引けました。

Mig_1

過去に作成したSpartan-7基板のメモリの部分から配線のデータをコピーしてきて、Spartan-7のBank35につなげます。

XILINX FPGAのDDRメモリインタフェースは一つのバンクのT0~T3で表されたブロックの中にデータ線とDQSとDMを入れておけば配置は自由にできるので、Bank35のT3にデータバスを押し込み、T0~T2にアドレス線や制御信号を詰め込みました。

つまり、メモリからFPGAに引きやすいように配線を引いて、後からFPGAの端子を割り当てる作戦です。

DDR3の配線をしなければならないというのは気が重くなりますが、やってみるとそんなに難しくはなかったです。やはりメモリが一個だからでしょう。

 

基板全体に占めるFPGAとメモリの面積は下の図のような感じです。

Mig_2

Spartan-6基板(2009年の設計)の頃と比べると随分と縮んだように感じます。

デバイスの面積が小さくなったせいでしょうか?

|

« Spartan-7ボードの設計を再開します | トップページ | Spartan-7のMIGの配線を検証する »

コメント

コメントを書く



(ウェブ上には掲載しません)




« Spartan-7ボードの設計を再開します | トップページ | Spartan-7のMIGの配線を検証する »