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2020.08.08

XILINXのSmartLynqを分解してみた

SmartLynqの動作が確認できたので、さっそく分解してみます。

Image8

まず、目につくのは大きなZYNQです。XC7Z010のCLG400でしょう。

その下にあるDDR3 SDRAMはMicronのDeviceLookupを使うとMT41K128M16JT-107:Kと出ました。1個あたり256Mバイトでx16のデータ幅。2個で512Mバイトでx32のデータ幅のシステムとなります。DDRの配線も真面目に等長配線しています。

Ddr3_20200808154701

ZYNQの左側にあるMicronの石は、eMMCで8GByteの容量のもののようです。

ただし、Winbondの25Q128FWというQSPI ROMも乗っているようなので、ブートはこのROMから行い、データ用にeMMCを乗せているのかもしれません。

Image7

基板右下にある4ピンのピンヘッダはUART(オシロで見ると115200bps)で、左下にある6ピンのコネクタはJTAGのようです。これは明日、解析することにしましょう。

基板を裏返すと、教科書のようなBGAのパターン設計が出てきました。

 

Image9

ユーザガイドで示されているような、真ん中を1列あけて端にずらすビアの打ち方です。

 

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