MITOUJTAGに基板検査機能が登場！？

MITOUJTAGに基板検査機能を作っています。

JTAGバウンダリスキャンという機能を使うと、CPUやFPGAの端子の状態を自由に操作できます。その機能を使って、お手軽に基板検査をしようというものです。

２つのデバイス（例えばFPGA）のI/O端子がつながっているとき、片方のFPGAの端子をH→L→H→L→・・と動かせば、もう１つのデバイスでそのH→L→H→Lが観察できるはずです。

そういったことを全端子に対して自動的に行うことで、基板上の２つ（以上）のJTAGデバイス間の相互接続を自動的に探索しようというものです。

例として使うのは、BLANCAという基板。

JTAGバウンダリスキャンで端子の状態を見ると、このようになっています。

基板上にはXC95144XLTQ144、XC3S1500FG484、XC3S400FG484と、３つのデバイスがあります。全部で727個のI/O端子があります。

そして、これらのCPLDとFPGAの間は相互に接続されています。
MITOUJTAGの新しい基板検査機能を起動すると、このように全端子がリストアップされた表がでてきて、

スタートボタンを押すと、全端子の接続状態が検査されます。そして、その端子がどの端子とつながっているのか、また、オープンで浮いているのか、それともプルアップ抵抗やプルダウン抵抗につながっているのか、などを自動的に調べてくれます。

このBLANCA基板では、FPGA間はPCIバスとローカルデータバスで相互に接続されています。FPGAとCPLD間はコンフィギュレーション用の信号と、フラッシュROMの信号を共有しています。それも、ちゃんと検出されています。

もし、回路に実装不良（オープンやショート）があったらどうなるでしょう。
ためしにBLANCAのCN18のA18とB18ジャンパピンでショートしてみました。回路図を見ると、V_nHSYNCとV_CLKです。

このツールでは、良品基板で取得した接続データを「ゴールデン参照データ」として保存しておき、それと検査結果を比較することができます。そして、比較して違う点があったら赤で表示します。

このように、V_HSYNCとC_VCLKが接続されてしまっていることが検出されました。

このツールの特徴としては、非常に手軽だということです。使い方の手順としては、良品基板で信号の相互接続状態を調べて、検査対象基板で比較するだけです。これだけで実装不良が見つけられるのです。

それに、設定することがほとんどありません。JTAGデバイスを自動認識して、検査開始ボタンを押すだけです。
CPUやASSPならばBSDLファイル中にピンの意味が書かれているので、どの端子とどの端子がつながっているかがすぐにわかります。FPGAならば、XILINXやALTEARのピン配置ファイルを読み込んで端子に名前を付けることができます。

なお、検査結果の表は、Microsoft Excelにコピー＆ペーストできるので、レポートの作成も簡単です。

MITOUJTAG Proの次のアップデートからこの機能が使えるようにする予定です。
ご期待ください。