CD74HC4066が低周波側でロックしない理由

先日作成したCD74HC4046を使ったPLLが低周波側でロックしないので悩んでいましたが、その理由のひとつは、VCO電圧をゼロ付近まで使えるようにFETで拡張していたためではないだろうかと考えられます。

CQ出版の「PLL回路の設計と応用」(遠坂さん著)によれば、4046はVCOINが0.9V以上ないと動かないけど、VCOの入力をこういう回路にすれば0V付近まで使えるというテクニックが書かれていました。

実際に試してみると本当にそのとおりで、線形性も良かったのですが、

0V付近の電圧まで使えるということは、低周波は0V付近の電圧入力になるわけですから、非常にノイズの影響を受けやすくなるのです。

今回作ったPLL回路は電源がいい加減だったので、50mVくらいのノイズを受けてジッタが悪化するのではないだろうかと考えられます。

つまり、このFETを使ってVCOINを拡張する回路は、確かに低周波まで発振できるようになるけど、低周波を使うにはノイズ対策に相当の覚悟が必要だということが身に染みてわかりました。

なお、18MHzくらいで動作させたときにはロック性能も非常によく、ジッタは4ns程度でした。

下の波形は、黄色がVCO出力で、青がリファレンス入力です。

図　18MHzのVCO出力

それに対して1MHz付近で動作させたときにはロックは非常にゆっくりで、ジッタも40nsくらいです。

図　約1MHzのVCO出力

なお、4046のPC2は不感時間があるので20nsくらいのジッタが出てしまうということが言われていますが、この対策としてVCOの入力（ループフィルタの出力）に1MΩの抵抗で電流を注入してやるという方法があります。

これを試してみたところ、上のような波形になりました。

1MΩの抵抗で電流を注入しないと、VCO 1MHz時に200ns以上のジッタが生じます。18MHz時には6nsくらいのジッタが生じます。
ジッタの大きさは異なりますが、いずれも電流注入は良い結果をもたらしています。

また、電流注入を行うと、VCO出力とリファレンス入力が0°のときにロックするのではなく、微妙な位相差のときにロックするようになります。そのため、PCP出力を見て簡易的にロックしたかどうかを判断することができなくなります。

4046のPLLのロックは2段階で、まず最初に周波数が一致して、その後、位相がすべっていって規定の位相差でロックします。