74HC4046 PLL基板の再設計

いろいろな知見を得て、PLL基板を設計し直しています。

前回作った基板はVCOを0V付近まで使えるようにFETを使ってVCOIN拡張したのですが、低い電圧＝低い周波数ではノイズの影響がひどいためロックしにくくなるという問題がありました。

そこで、まず電源を強力にフィルタしたりLDOを入れたりしました。

• 正負電源を作るSW電源のコンデンサ強化と、EMIFIL、LDO追加
• VCOの周辺はGNDで囲む
• 分周比はCPLDで設定する
• ループフィルタは、アダプティブにする
• そのアダプティブなループフィルタの計算はRP2040で行う
• 50mVの振幅のリファレンス入力でロックできるようにコンパレータを工夫する
• VCOの発振範囲を2段階で切り替えられるようにする
• VCO用の4066と位相比較用の4066はもちろん分離する
• VCOINに1MΩで電流注入できるようにする（ON/OFF可能）
• クリティカルな部分には「バイポーラトランジスタと大容量Cでクリーンにした」電源を使う

かなり遊べそうな回路でしょ！？