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1月中に作りたい/作らなければならない基板をまとめてみた。
① 74HC4046を使ったPLL実験基板
先日まで実験していた4046のPLLをプリント基板化する。その際にループフィルタを動的に切り替えられるようにする。
② ADF4382Aを使った高周波PLL実験基板
ADF4382AのPLL基板の設計だけはしたけど、本当にうまく動くかどうか不安で実際に製作できずにいる。
③ HMC8191に固定バイアスをかけるだけの基板
HMC8191というミキサは入力0Vのときに出力が最低値になるのではなく、0.1Vくらいのところに最低値がある。そのためのバイアスを加えたい。
④ シンIC用の可変電源基板
シンICのType-B基板用の4ch 大電流可変電圧スイッチングレギュレータ基板を作りたい。
⑤ 1GspsのADC基板
新製品。Cosmo-Zの1Gsps対応版。
⑥ 受託開発案件(子基板と集約基板)
いま受託開発している凄いやつ
万能基板で作ったPLL回路を改良して、微弱なアナログ信号（しかも正負電圧）をリファレンスにできるようにしました。
本当ならば正負電源を使って作るべきなのですが、簡略化のためにコンデンサで切って1/2VCCを基準にしていたのですが、千石電商とかで買ってきたバラの抵抗を使って1/2VCCを作ってはいけないということを思い知りました。
Digikeyでチップ抵抗を買った場合は同一ロットなのですが、秋葉原の店で売っているバラの抵抗は同一ロットとは限らないから、一つ一つのばらつきが大きいのですね。だから、コンパレータの＋入力とー入力を抵抗分圧で1/2VCCで作ると、結構な誤差が出るわけです。単電源でやりたいなら集合抵抗を使うべきでした。
さて、このPLLは下の図のような回路になっています。逓倍比は6倍ですが、入力したリファレンスをそのまま6倍するか、2分周してから12倍するかが選べるようになっています。
世の中にあるPLL回路は入力周波数は一定でNを変えることで周波数を変化させますが、この回路はNが一定で入力周波数を常に6倍するという動作をします。
ですから、PLL周波数シンセサイザというより、逓倍器といったほうが正確です。
●x6倍の動作
x6倍の動作を見てみると、だいたいどの周波数でも綺麗に逓倍できていますが、VCOの発振周波数が10MHzくらいのときにジッタが増えています。
オープンループの特性をボーデ線図で見てみると、160kHzくらいでゲインが1になって、そのときの位相余裕は70°くらいあります。VCOが10MHzに相当するのは入力周波数が1.6MHzくらいですが、このときのゲインは-25dBくらいで位相余裕は25°くらいしかありません。
PLLの位相余裕は、CRのフィルタだけでなく、分周器の遅延時間も加えなければなりません。74HCロジックで作っているから20nsくらいの遅延があるとしたら、10MHzに対して20%くらい＝36°くらいの位相遅れが加算されるから、180°位相が回りますね。つまり、VCOが10MHzくらいのジッタの増加は、-25dBしか落とし切れていないリップルによるジッタなのではないかと思います。（よくわからん）
●x12/2倍の動作
次に12/2倍した場合の動作をご覧ください。入力を100kHz～2MHzまでスイープして、PLL回路の出力を見ています。
分周比が12になるのでループの特性も半分になるはずです。
上の動画では入力が300kHzくらい以下のとき（比較周波数が150kHz以下）と、入力が1.8MHzのときに、ジッタが大きくなっています。
入力周波数が300kHz（比較周波数が150kHz）のときはループの帯域が70kHzなので比較周波数によるジッタを落とし切れていないのでしょう。逆に入力が1.8MHzのときは比較周波数が0.9MHzくらいでのリップル成分によってジッタが出ているものと思われます。その間はなぜ綺麗なのかと言われると、おそらく位相余裕が十分にあるからではないかと思います。
（これもよくわからん）
「PLLの設計と応用」の本にはループフィルタの定数をどう決めるかという重要なことが書かれていません。
ラグ・リード・フィルタの重要性や位相余裕については何度も出ていますが、ラグ・リード・フィルタの「戻り」の周波数を何kHzにすればいいのかという決め方の手順については書かれていませんでした。
そこで小山浩さんという方の書かれた本も読んで、ようやく理解しました。
以下、4046を使ったPLL回路の設計手順を説明します。
① 使用する位相比較器を決める。おすすめはPC2だがデッドタイムに注意。位相比較器の種類と電源電圧によってKdが一意に決まる。
② 発振させたい周波数範囲に応じてVCOのCとRを決める。これによってVCOの特性Kvが決まる。ただし、VCOINの下限は0.9V付近なのでそのままでは10倍の周波数範囲を得ることは難しい。
③ 分周比を決める。これによってNが決まる。
④ Kd×Kv÷N、つまりループフィルタを除いた全体的な周波数帯域を計算によって求める。これをf_vpnとする。
⑤ 減衰比M=-20dBとする。-20dBは大きすぎず小さすぎず、ほとんどの設計で妥当な値である。ゆえに、f_vpnの10分の1(M倍)を、ループフィルタの中心となる周波数f_mと決める。
⑥ f_m=√(f_L×f_H)となるようf_Lとf_Mを決める。この上限下限を広くすれば分周比が大きく変わっても十分な位相余裕が取れる。f_H÷f_L = 10～100くらいにする。
⑦ f_mでの位相余裕は45°とする。あらゆる設計で使える妥当な大きさである。減衰比Mと位相余裕45°、中心周波数f_m、そしてf_L、f_Mからループフィルタの定数を求める。
⑧ 必要に応じてMや、位相余裕、f_H、f_Lを調整する。
すごく簡単に要約すると、回路の構成からf_vpnが自動的かつ機械的に決まります。減衰比Mを人間が「10分の1」と決めることで、f_vpnの10分の1くらいの周波数をラグリードフィルタの「戻り」のピークの周波数にします。減衰比Mから2つの抵抗の比が決まります。抵抗の大きい方は100kΩくらいにして、抵抗の比は9:1にします。だから91kΩと10kΩが適しています。そして、位相が戻る周波数帯域をどのくらいにしたいかでコンデンサの値を決めます。
それから、「カットオフ周波数」と言い方も、どの周波数を指しているのかが状況によって変わっているような気がします。PLLのループが閉じた状態での増幅率（Kd×Kv×F(s)÷N）が1になる周波数なのか、ループフィルタ以外の部分（Kd×Kv÷N）が1になる周波数なのか、文脈から判断して読んでいかなければならないような気がしています。
今年の秋葉納めで、秋月や千石を回ってPLLの部品を買い集めてきました。
万能基板に表面実装部品で作ると、部品が全部裏面になってしまって見栄えが悪いので、昔ながらの貫通部品を集めました。
ループフィルタの定数とか、まだどうするか決めていないので、100～1MΩくらいまでの抵抗を適当に集めました。
「PLL回路の設計と応用」という本を今年の初めに買っていたので、探してきて読みました。
この本はラグリードフィルタの重要性や位相余裕の大切さは何度も何度も解説されているのに、フィルタのカットオフ周波数をどこに設定すべきかという極めて基本的かつ重要なことの決め方については書かれていません。
一番知りたいところなのに・・・。
たぶん筆者の方も苦労してきたことだとは思うのですが、PLLを極めてしまったため、最初につまづいたところが何であったかを忘れてしまったのでしょう。
また、筆者が使われているSPICEは、現在のLTSpiceやTINAでは再現できなさそうですね。
ただ、この本は
など面白いテクニックが満載なので読み応えはあります。
74HC4046を使ってPLL回路を作りました。
最近はプリント基板を作ってばっかりで、万能基板を使うのなんて114514年ぶりくらいなので、DIP ICがBOTTOM VIEWになったときの1番ピンと16番ピンの位置を間違えたりして非常に苦労しました。
最初、CD74HC4046の8番ピン(GND)と16番ピン(VCC)を逆につないで1A流れて燃えました！
昔はあたりまえに74シリーズでちゃちゃっと工作できていたことが出来なくなってきましたね。
万能基板難しすぎ。
このPLLは100kHzを入れると6逓倍して出してくれるのですが、安定性は悪いです。
上の図で下の赤い線が入力の参照波形で、緑の線がPLL出力です。ちゃんと6倍になっているでしょ？
Grokに聞いてループフィルタの定数とかを決めてもらっていたのですが、Grokの考えるラグリードフィルタは回路の構成から間違っていて、たぶんAIの言う通りに作ってもだめです。
実験していてわかってきたのは、74HC4046は3.3Vでも動くけどVCOの直線性が良い部分が少ないのでしょうね。位相比較器の出力によってVCOのコンデンサの両端にリップルが発生するのがジッタの原因になっています。
4カ月ほど頑張って作ってきた装置がいよいよ納品です。
手塩にかけて育ててきた装置が手元から離れてしまうのは寂しいです。
娘を嫁に出す親のような気持ち。
今日は徹夜ですべての部品をバラしてネジの1つ1つを締め直し、ケーブルを作り直して組み立て直しています。
さて、この装置は展示品です。
ボタンを押すと光ってある現象を説明するという、例えれば科学館で展示されているような展示品です。
ある種の美術品とも言えます。
そこで私がこだわったのは表面にネジを出さないこと。
上の写真を見ていただくとわかるとおり、骨組みはミスミのフレームです。
しかし、ミスミのフレームで作ったも機械は標準的には表面にアクリルパネルやアルミ板を貼ってネジで止めるのが普通です。ですが、それだとネジが表面に見えてしまいます。
そこでわたしが取った方法は、こういう感じで筐体の内側からネジで止めるという方法でした。
はっきり言って、超めんどくさい。
内側から止めるのでドライバも入りにくい。
でも、頑丈になりますし、何と言ってもでき上がった後の見栄えが最高に良くなります。
すべての工作に使えるほどオススメではありませんが、ミスミのフレームを使って見栄えのよいものを作りたいときには参考にしてみてください。
長かった・・・
8月に入札した案件がついに納品前検査です。
この機関は、作成した機械を届ければ納品完了なのではなくて、納品前検査という謎の儀式があります。
納品前検査というのは、調べてもあまり出てこないと思いますが、私の解釈では
受託者がどういう事前検査をしたかというのを、納品前に受託者の責任で自主的に検査して、その検査手順や検査内容を提出すると同時に、納品先機関でも同様の検査を行って正しく動作するというのを示す
という手続きなのだと思います。
納品の１週間前に納品前検査を終えて（この時点で完成しているべき）、指摘された細かい修正事項を修正して、１週間後の本納品を行うという段取りなのでしょう。
まぁ、ものすごい手間がかかります。
ある機械のコントロール基板を作ったのですが、FFCケーブルのコネクタの裏表が逆でした！
右上にある黒いコネクタです。
初めて使うコネクタは本当に現物合わせでもして1番ピンの位置を確認しないといけませんね。
某放射線計測の案件で、当社の製品を購入するといったり、やはり別の会社の製品を購入すると言ったり、どうも顧客の方針が安定しないのでいったん距離を置くことにしました。
私は昔、日立の子会社にいたのですが、その時にOJTで世話してくれた官公庁向けサービス部門の課長が言っていた言葉を思い出します。
それが、「内示で動くな」です。
いま、その言葉を噛みしめています。
元請会社は入札して、作る物の仕様は確定しているはずなので、本来なら内示というのはおかしいのですが、当社の請負はまだ正式な仕様も決まっていないし発注もないし内示です。
入札後もエンドユーザのやりたいことがどんどん変わっていきます。仕様が変わって別の会社の製品を使うということになったという連絡が来たり、やはり予算が足りないので特電のを使うことにしたとか、二転三転しています。
ただ、今さら特電に戻ってきても、2026年前期の作業時間は別の案件に割り当ててしまったのでできないわけですが・・
当社は数回のオンライン会議をしたりしただけなので良いのですが、結局のところ、入札が決まってから２カ月ほど無駄にしているので、この案件は納期が間に合わないでしょう。だから、「特電が作る」という部分が無くなって内心ほっとしています。責任取りたくないし。
受託開発はほぼなくなったわけですが、まだ問い合わせメールが来ます。このままでは質問に無料で答える親切な人になってしまうので、今後メールで相談があった場合には、容赦なくコンサル料をいただくことにします。
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